Quelle: IBM PC/AT Technical Reference, Seiten 1-25ff.
Diese Seite wurde zuletzt am 23. September 2005 geändert.
| Pin | Signalname | Beschreibung | Richtung |
|---|---|---|---|
| A1 | -I/O CH CK | E/A-Kanalprüfung; aktiv low=Paritätsfehler | In |
| A2 | +D7 | Datenbit 7 | In + Out |
| A3 | +D6 | Datenbit 6 | In + Out |
| A4 | +D5 | Datenbit 5 | In + Out |
| A5 | +D4 | Datenbit 4 | In + Out |
| A6 | +D3 | Datenbit 3 | In + Out |
| A7 | +D2 | Datenbit 2 | In + Out |
| A8 | +D1 | Datenbit 1 | In + Out |
| A9 | +D0 | Datenbit 0 | In + Out |
| A10 | +I/O CH RDY | E/A-Kanal bereit; auf low gezogen um Speicherzyklus zu verlängern | In |
| A11 | +AEN | Adressfreigabe; aktiv high wenn DMA Bus steuert | Out |
| A12 | +A19 | Adressbit 19 | Out |
| A13 | +A18 | Adressbit 18 | Out |
| A14 | +A17 | Adressbit 17 | Out |
| A15 | +A16 | Adressbit 16 | Out |
| A16 | +A15 | Adressbit 15 | Out |
| A17 | +A14 | Adressbit 14 | Out |
| A18 | +A13 | Adressbit 13 | Out |
| A19 | +A12 | Adressbit 12 | Out |
| A20 | +A11 | Adressbit 11 | Out |
| A21 | +A10 | Adressbit 10 | Out |
| A22 | +A9 | Adressbit 9 | Out |
| A23 | +A8 | Adressbit 8 | Out |
| A24 | +A7 | Adressbit 7 | Out |
| A25 | +A6 | Adressbit 6 | Out |
| A26 | +A5 | Adressbit 5 | Out |
| A27 | +A4 | Adressbit 4 | Out |
| A28 | +A3 | Adressbit 3 | Out |
| A29 | +A2 | Adressbit 2 | Out |
| A30 | +A1 | Adressbit 1 | Out |
| A31 | +A0 | Adressbit 0 | Out |
| B1 | GROUND | Masse | |
| B2 | +RESET DRV | Acktiv high um Systemlogik rückzusetzen oder zu initialisieren | Out |
| B3 | +5V | ||
| B4 | +IRQ2 | Interrupt-Anforderung 2 | In |
| B5 | -5V | ||
| B6 | +DRQ2 | DMA-Anforderung 2 | In |
| B7 | -12V | ||
| B8 | -CARD SLCTD | Karte angesteuert; aktiviert durch Karten im XT-Steckplatz 8 | In |
| B9 | +12V | ||
| B10 | GROUND | Masse | |
| B11 | -MEMW | Speicher Schreiben | Out |
| B12 | -MEMR | Speicher Lesen | Out |
| B13 | -IOW | E/A Schreiben | Out |
| B14 | -IOR | E/A Lesen | Out |
| B15 | -DACK3 | DMA-Annahme 3 | Out |
| B16 | +DRQ3 | DMA-Anforderung 3 | In |
| B17 | -DACK1 | DMA-Annahme 1 | Out |
| B18 | +DRQ1 | DMA-Anforderung 1 | In |
| B19 | -DACK0 | DMA-Annahme 0 | Out |
| B20 | CLOCK | Systemtakt (210ns, 4.77 MHz); 33% duty cycle | Out |
| B21 | +IRQ7 | Interrupt-Anforderung 7 | In |
| B22 | +IRQ6 | Interrupt-Anforderung 6 | In |
| B23 | +IRQ5 | Interrupt-Anforderung 5 | In |
| B24 | +IRQ4 | Interrupt-Anforderung 4 | In |
| B25 | +IRQ3 | Interrupt-Anforderung 3 | In |
| B26 | -DACK2 | DMA-Annahme 2 | Out |
| B27 | +T/C | Zählerende; pulsiert high sobald DMA-Zählerendstand erreicht | Out |
| B28 | +ALE | Adresslatch-Freigabe | Out |
| B29 | +5V | ||
| B30 | +OSC | Hochgeschwindigkeitstakt (70ns, 14.31818 MHz); 50% duty cycle | Out |
| B31 | GROUND | Masse |
Alle Signale sind TTL-Pegel: 0 = 0..0,6 Volt 1 = 2,4..3,5 Volt
A = Bauteileseite der Platine, ab Rechner-Rückfront gezählt.
Der XT/AT-Slot ist für Betriebsfrequenzen zwischen 4,77 MHz und 8 MHz definiert.
| Pin | Signalname | Beschreibung | Richtung |
|---|---|---|---|
| C1 | +SBHE | Systermbus high-Freigabe (D8-15 gültig) | In + Out |
| C2 | +A23 | Adressbit 23 | Out |
| C3 | +A22 | Adressbit 22 | Out |
| C4 | +A21 | Adressbit 21 | Out |
| C5 | +A20 | Adressbit 20 | Out |
| C6 | +A19 | Adressbit 19 | Out |
| C7 | +A18 | Adressbit 18 | Out |
| C8 | +A17 | Adressbit 17 | Out |
| C9 | -MEMR | Speicher Schreiben | Out |
| C10 | -MEMW | Speicher Lesen | Out |
| C11 | +D8 | Datenbit 8 | In + Out |
| C12 | +D9 | Datenbit 9 | In + Out |
| C13 | +D10 | Datenbit 10 | In + Out |
| C14 | +D11 | Datenbit 11 | In + Out |
| C15 | +D12 | Datenbit 12 | In + Out |
| C16 | +D13 | Datenbit 13 | In + Out |
| C17 | +D14 | Datenbit 14 | In + Out |
| C18 | +D15 | Datenbit 15 | In + Out |
| D1 | -MEM CS16 | 16-Bit-Speicherzugriff anfordern (1 Waitstate) | In |
| D2 | -I/O CS16 | 16-Bit E/A-Zugriff anfordern (1 Waitstate) | In |
| D3 | +IRQ10 | Interrupt-Anforderung 10 | In |
| D4 | +IRQ11 | Interrupt-Anforderung 11 | In |
| D5 | +IRQ12 | Interrupt-Anforderung 12 | In |
| D6 | +IRQ15 | Interrupt-Anforderung 15 | In |
| D7 | +IRQ14 | Interrupt-Anforderung 14 | In |
| D8 | -DACK0 | DMA-Annahme 0 | Out |
| D9 | +DRQ0 | DMA-Anforderung 0 | In |
| D10 | -DACK5 | DMA-Annahme 5 | Out |
| D11 | +DRQ5 | DMA-Anforderung 5 | In |
| D12 | -DACK6 | DMA-Annahme 6 | Out |
| D13 | -DRQ6 | DMA-Anforderung 6 | In |
| D14 | -DACK7 | DMA-Annahme 7 | Out |
| D15 | +DRQ7 | DMA-Anforderung 7 | In |
| D16 | +5V | ||
| D17 | -MASTER | DMA-Busmaster aktiv | In |
| D18 | GROUND | Masse |
Alle Signale sind TTL-Pegel: 0 = 0..0,6 Volt 1 = 2,4..3,5 Volt
A + C = Bauteileseite der Platine, ab Rechner-Rückfront gezählt.
Der XT/AT-Slot ist für Betriebsfrequenzen zwischen 4,77 MHz und 8 MHz definiert.